La tecnología de semiconductores que aspira a suceder a los transistores FinFET que podemos encontrar en la mayor parte de los chips de alta integración actuales ya asoma por el horizonte. Durante los últimos meses Intel ha ido desvelando paulatinamente las innovaciones en las que está trabajando para desarrollar su tecnología de integración con un propósito ambicioso: conseguir que la ley de Moore siga vigente más allá de 2025.
No obstante, este no es el único fabricante de semiconductores de alta integración que persigue este objetivo. Como os adelantamos brevemente hace dos días, IBM y Samsung han desvelado que están trabajando juntas para poner a punto un nuevo tipo de transistores diseñados para derribar las limitaciones que impone la tecnología FinFET actual.
Sus primeros prototipos ya están listos, y prometen. Prometen mucho. Nada menos que duplicar el rendimiento y reducir en hasta un 85% el consumo de la tecnología más avanzada disponible actualmente. Curiosamente, para hacer posibles estas mejoras los ingenieros de estas compañías han reimaginado la estructura que tienen los transistores incorporados en los circuitos integrados. Y lo han hecho de una forma muy ingeniosa.
La búsqueda de más espacio en los chips está ligada a los transistores verticales
El esfuerzo en el ámbito de la innovación que durante los últimos años han hecho empresas como ASML, TSMC, Intel, Samsung o GlobalFoundries, entre otros productores de semiconductores, ha estado encaminado a refinar sus procesos fotolitográficos para introducir más transistores en el mismo espacio. Dicho así puede no parecer gran cosa, pero, en realidad, los desafíos que es necesario superar para empaquetar cada vez más transistores en el interior de un chip son muy numerosos.
Dejando a un lado los detalles más complejos, la estrategia que han utilizado durante los últimos años las personas que investigan en el área de los semiconductores para desarrollar la tecnología de integración persigue actuar, entre otros parámetros, sobre la distancia mínima que hay entre las puertas de dos transistores adyacentes (este factor se conoce en inglés como contacted gate pitch), y también sobre la distancia mínima que existe entre dos interconexiones horizontales (conocida como metal pitch).
El problema es que la tecnología FinFET utilizada actualmente ya no puede dar mucho más de sí. Por supuesto, tenemos que agradecerle que nos haya traído hasta aquí y que haya hecho posible la puesta a punto de chips que aglutinan decenas de miles de millones de transistores, pero si queremos sostener el ritmo de desarrollo de los últimos años es necesario elaborar una estrategia diferente. Y lo que proponen IBM y Samsung suena bien.
En este esquema podemos ver con claridad que las capas que constituyen los transistores FET están dispuestas horizontalmente sobre la oblea, de manera que la corriente eléctrica fluye en la dimensión horizontal.
Los transistores actuales con configuración FET están constituidos por varias capas dispuestas horizontalmente sobre la oblea, de manera que la corriente eléctrica fluye en la dimensión horizontal, circulando de una capa a otra. Esta distribución de los transistores provoca que sea necesario aislar unos de otros para evitar que interfieran, y, como es lógico, estos elementos aislantes ocupan espacio.
La solución que se les ha ocurrido a los ingenieros de IBM y Samsung para resolver las limitaciones que impone esta topología es ingeniosa, pero también absolutamente razonable: apilar las capas que conforman los transistores en la dimensión vertical sobre la oblea, y no en la horizontal.
De esta forma la corriente eléctrica fluye verticalmente de una capa a otra. No obstante, lo más importante es que los transistores verticales VTFET (Vertical-Transport Nanosheet Field Effect Transistor) ocupan menos espacio que los transistores convencionales, por lo que es posible incorporar muchos más en un circuito integrado.
En los transistores VTFET las capas están dispuestas verticalmente sobre la superficie de la oblea, por lo que la corriente eléctrica fluye también en vertical de una capa a otra. Esta configuración está llamada a reemplazar la tecnología FinFET utilizada actualmente en la fabricación de chips de alta integración.
Al orientar el flujo de la corriente eléctrica verticalmente es posible reducir aún más la distancia mínima que hay entre las puertas de dos transistores adyacentes (el contacted gate pitch del que hemos hablado unas líneas más arriba).
Y, además, ya no son necesarios los elementos que en la configuración FET se responsabilizan de aislar unos transistores de otros. Esto es lo que, según IBM, permite a la tecnología VTFET incrementar drásticamente la densidad de integración frente a la arquitectura FET.
No obstante, el hecho de que la corriente eléctrica fluya verticalmente en estos nuevos transistores tiene un impacto muy beneficioso tanto en su velocidad de conmutación como en su consumo, que, de nuevo según IBM, se reduce en hasta un 85% al compararlo con los dispositivos FinFET más avanzados disponibles actualmente.
Todo parece estar muy bien atado, y, además, este enfoque huye de la artificiosidad que con frecuencia tienen las tecnologías incipientes para poner encima de la mesa una idea clara y razonablemente sencilla. Crucemos los dedos para que esta tecnología pueda ser utilizada a gran escala lo antes posible.
Más información | IBM Research
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